SystemVerilogによる回路設計を実践的に解説 SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。 SystemVerilogは、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています。Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。 本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。 第1章　ハードウェア記述言語による FPGA/ASIC 設計 第2章　FPGA への実装入門 第3章　ディジタル回路入門 第4章　SystemVerliog による順序回路設計 第5章　SystemVerilog による FPGA の設計と実装 第6章　SystemVerilog による ASIC 設計 第7章　SystemVerilogとVerilog HDLの対比と記述の罠