本書は、初心者を対象にして「超」詳しく書かれたSystemVerilogの入門書です。 SystemVerilogは多くの機能を備えているため、初心者が心得ておくべき基礎知識の把握と理解は容易ではありません。その中には、複雑なシンタックスを持つ機能、難解な仕様を持つ機能、誤解しやすい機能、簡単なようでも落とし穴がある機能が存在します。学習の初期段階において、初心者がそれらの機能に遭遇すると、機能が持つ意義の把握に予想以上の時間が費やされるため使用法を身につけるまでの道のりは果てしなく遠くなります。 本書は、そのような障害となりうる仕様・機能に関しては紙数をいとわず懇切丁寧に解説をして、初心者が正しく理解・習得できるように導いています。同時に、SystemVerilogとはどのような機能を持つ言語であるかを短期間に、しかも正確に知りたい人のために書かれた資料でもあります。また、本書は単にSystemVerilogの機能を解説するのではなく、ハードウェア記述言語としての記述能力をRTL論理合成との関わりにおいて解説しているため、読者はデジタルシステムの実装に必要な論理合成可能技術を自然に身に付ける事ができます。 本書はハードウェア記述言語の知識を持たない読者を前提にして書かれているので、特に、学生や初心者の方におすすめします。